半导体导线材料:“钴”的时代已经来临

2019-11-09 08:32 来源:未知

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问:7nm芯片之后,钴真的能取代铜吗?

以半导体为根基的第三次产业革命浪潮在人工智能和大数据的助力下不断引爆,但眼见摩尔定律濒临极限,新材料的革新势必再上一个阶梯。从 1997 年 IBM 以“铜”取代“铝”后,二十年后的今天,属于“钴”的时代在半导体产业正式登场,将挑起产业转折点的跨时代任务!

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半导体产业在这几年有不少关键转折点出现,但多半是在晶体管架构、设备技术上,如 3D 立体式鳍式晶体管 FinFET 接棒 2D 平面晶体管架构、 3D NAND 架构取代传统的 2D NAND 技术,这种立体式架构的革新让半导体制程顺利走入 14/16 纳米等高端技术。

如今的电脑芯片中缠绕着上万米的铜线,分布在大约15个布线层中。随着半导体行业中晶体管体积的缩小,这些互连也必须更细。目前有的布线层过于纤细,电流会对其造成损伤。芯片制造商为了解决这一问题是想尽各种办法。

另外,荷兰企业 ASML 的 EUV 光刻机即将在 7 纳米工艺技术上实现量产,这些都在半导体行业中都具有跨越时代的意义,值得历史留名,也因为有这些转折点的产生,摩尔定律的生命因此延续。

一些公司正在尝试使用其他材料来替代铜连接芯片,如钴、钌甚至是石墨烯。2017年12月份在旧金山举办的IEEE国际电子设备大会(IEDM)上,一些公司似乎已经选定钴作为替代金属。英特尔公司阐述了将钴金属应用于10纳米芯片最细连接线的设想;英特尔和格罗方德公司都详细介绍了用钴代替钨制成的电接触材料设备的性能。

图丨钴矿

他们现在正努力解决的问题源于基础物理学:线路越细(同时也越长),其电阻越大。位于纽约市约克敦海茨IBM沃森研究中心的研究员丹尼尔?埃德尔斯坦(DanielEdelstein)说:“对于电线来说,电阻太大总归是不好的。”他作为IBM 1997年成功实现从铝到铜的技术转换的总架构师之一,很了解铜互联。

短短数年,我们经历了 FinFET 、 EUV 光刻机的成功,而半导体产业的下一个转折点其实就在不远处,会是由新材料的革新接棒,“钴”时代即将登场,逐渐终结“钨”和“铜”的时代。

铜金属的电阻率比铝、钨甚至是钴都要低。但是铜在更小尺度上很容易受到电迁移的影响。当电子加速穿过超薄线路时,它们会将原子驱赶到金属中,就像是一位急匆匆的行人将另外一个人推到人行道外面一样。

10 纳米和 7 纳米节点进入钴导线时代,设备龙头应材推动产业革命的到来

为了保护铜互连,需要在纤细的线路中镶嵌其他材料,如氮化钽甚至是钴。应用材料经理、半导体设备供应商凯文?莫赖斯(Kevin Moraes)说:“铜原子很容易移动,需要用1到2纳米的阻挡层来控制它。”

随着半导体制程朝 10 纳米以下发展,原本以“铜”作为导线材料开始暴露导电速率不足等缺点,让制程工艺技术在 10 纳米、 7 纳米节点上遇到瓶颈,因此半导体大厂和设备大厂纷纷投入新材料研发,突破半导体制程技术的限制。

当铜互连变小时,氮化钽衬里依然保持相对较厚,因为将衬里尺寸缩小得比1纳米还要薄是十分困难的。当铜接线小到一定程度时,衬里的厚度会大于接线。“衬里占据了铜的空间,加大了线路电阻率。”埃德尔斯坦说。

美国公司应用材料是全球半导体设备龙头,每年投入的研发经费十分可观,也是最早投入以“钴”作为导线材料取代传统“铜”、“钨”的半导体技术大厂之一,现在,这样的产业革命已经即将要落实在商用化芯片,具有划时代的意义!

莫赖斯说,由于铜的局限性,线路问题成为半导体行业发展的瓶颈。“如果线路问题得不到解决,就无法从晶体管中获利。”

在 10 纳米、 7 纳米等先进工艺下以“钴”作为导线材料,可以达到导电性能更强、功耗更低,芯片达到体积更小的目标,应材解释,这就是推动“PPAC”不断往前,未来甚至往下做到 5 纳米、 3 纳米工艺节点。

相比于铜来说, 钴的电阻率是其3倍,但电迁移的可能性要小得多。因此,制造商纷纷转而利用钴作为金属层材料,构成晶体管之间以及晶体管内部的短程连接。而在其他芯片的布线层,由于线路更粗且连接距离更远,因此还是使用铜更好。

应用材料解释,不像是晶体管的体积越小,效能会越高,在金属镀层的接点和导线上,反而是体积越小,效能越差,如果把导线比喻成吸管,吸管越小是越容易阻塞,因此,导线材料的选择上有三个关键参考点,分别是填满能力、抗阻力、可靠度。

在国际电子设备大会上,英特尔在报告中指出,在10纳米加工技术的两层超薄布线层(互联最小)中使用钴互联,电迁移减少了1/10至1/5,电阻率是原来的一半。改善后的互连线路将有助于半导体行业克服线路问题,进一步缩小晶体管尺寸。

在 30 纳米以上的工艺技术,“铝”在填满、可靠度两方面表现不佳,但“铜”则是十分称职,因此仍扮演很重要的材料。

英特尔公司是第一个将芯片中的铜换成钴的公司。在工艺改进过程中,英特尔公司曾经将与晶体管栅极接触的钨金属层替换成钴金属层。之前选择用钨是因为钨有弹性且不会有电迁移问题。但是钨的电阻率很高。

然进入 20 纳米以下高端工艺后,无论是钨、铝、铜的表现其实都不理想,相较之下,“钴”在填满能力、抗阻力、可靠度三方面是异军突起,尤其在半导体 10 /7 纳米以下的高端技术,“钴”是新一代导线材料之王。

格罗方德在2017年12月份的国际电子设备大会中还阐述了在其7纳米制作工艺中用钴代替钨。应用材料公司的莫赖斯说,其他客户也在探索进行这一转变。目前,芯片制造商如三星、台积电还没有公开表示使用钴材料。

图丨钨铝铜钴的比较

半导体咨询公司VLSIresearch的首席执行官丹?哈奇森(Dan Hutcheson)说:“最大的问题是在哪里植入新技术。如果你过早应用,就会产生很多成本。英特尔愿意为此付出高价,并且他们有能力调试

应材分析,晶体管的关键临界尺寸是在 15 纳米左右,意思是到了该尺寸时,钴与铜的性能参数比达到交叉点,而所谓晶体管的关键临界尺寸,与制程技术工艺节点之间的比例约是 2 比 1,意思是,当 15 纳米是使用铜材料的关键临界尺寸极限,放大到制程工艺节点上,瓶颈就是 7 纳米左右。

在当前针对高性能芯片的要求,希望不断提效率,并且降低功耗,提升储存空间的情况下,透过延续摩尔定律,将先进制程不断的向下发展就成为不可逆的发展方向。而这也是目前晶圆代工龙头台积电,在当前推出 10 纳米制程之后,陆续规划在 2018 年及 2019 年陆续推出 7 纳米及 5 纳米先进制程的原因。

关于“钨”时代的登场,应材进一步表示,在芯片关键临界尺寸的微缩上,“钨”与“铜”两个金属材料在 10 纳米以下已经无法完成微缩任务,因为其电性在晶体管接点与局部中段金属导线制程上已逼近物理极限,“钨”与“铜”再也无法导入成为接口,这就成为 FinFET 无法发挥完全效能的一大瓶颈。

不过,随着先进制程往个位数纳米制程发展,则因为当前制程的铜材料导线会因为导电速率的不足,无法满足个位数纳米制程的需求,使得发展先进制程发展上碰上阻碍。因此,应用材料在 2014 年就开始研发以钴来取代铜,成为未来先进制程中导线材料的可能。如今,在 17 日应用材料正式宣布,将在个位数纳米制程节点上陆续导入钴材料,使导线的导电性更佳和功耗更低,并且让芯片体积得以更小,进一步推动摩尔定律得以延伸推进到 7 纳米,甚至到 5 纳米及 3 纳米以下的先进制程中。

而“钴”这个金属刚好能消除这个瓶颈,但也需要在制程系统策略上进行变革,随着产业将结构微缩到极端尺寸,这些材料的表现会有所不同,而且必须在原子级上,有系统地进行工程,通常是在真空的条件下进行。

根据应用材料表示,在先进制程中,半导体金属沉积制程进入 7 纳米以下的节点时,要如何生产连结芯片中数十亿个电晶体的导线电路就成为技术关键。因为同时要扩增芯片上电晶体的数量,而且还要建立系统整合芯片的封装,因此必须缩小导线,并提升电晶体密度。只是,在缩小导线的过程中,导线截面积越小,导电体积也跟着减少,这就会使得电阻增加,使得导电性能下降。所以,要克服这种 “阻容迟滞” 的情况就必须透过新的技术,包括在阻障层、内衬层等微缩制程上,以及运用新材料来改善导电性的问题。

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